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米兰milan-Arteris 发布新一代 Magillem Registers 实现半导体软硬件集成自动化

2025-12-26

[导读]加利福尼亚州坎贝尔,2025年2月25日 - 致力在加快体系级芯片 (SoC) 开发的领先体系 IP 提供商 Arteris 公司(纳斯达克股票代码:AIP)今天公布,正式推出用在SoC集成主动化的最新一代Magillem Registers技能。该产物使设计团队可以或许实现软硬件集成流程的主动化,与公司自立研发的解决方案比拟,可将开发时间缩短 35%,并能帮忙设计团队应答设计繁杂性的挑战,开释资源以鞭策新的立异。 •解决方案集成: 将颠末硅验证的 Magillem 5 及 Semifore CSRCompiler 产物集成到下一代 “单一数据源”软件产物中,用在寄放器治理及软硬件接口主动化。 •合用在各类设计:履行效率最高晋升3倍,可扩大性晋升5倍,从简朴的IoT装备到开始进的繁杂 AI SoC 的各种 SoC 及 FPGA 设计都可合用。 •广泛的尺度撑持:于现有 IEEE 1685-2009 (IP-XACT) 尺度撑持的基础上,新增对于 2014 及 2022 版本的撑持,同时撑持 Accellera SystemRDL 尺度的 SystemRDL 2.0 版本,以实现更好的软硬件集成。 加利福尼亚州坎贝尔,2025年2月25日 - 致力在加快体系级芯片 (SoC) 开发的领先体系 IP 提供商 Arteris 公司(纳斯达克股票代码:AIP)今天公布,正式推出用在SoC集成主动化的最新一代Magillem Registers技能。该产物使设计团队可以或许实现软硬件集成流程的主动化,与公司自立研发的解决方案比拟,可将开发时间缩短 35%,并能帮忙设计团队应答设计繁杂性的挑战,开释资源以鞭策新的立异。 Magillem Registers 是一款周全的寄放器设计及治理产物,可以或许切确地主动化软硬件接口(HSI),从而快速开发从IoT装备到繁杂的AI数据中央的多芯片体系级芯片(multi-die SoC)的芯片及芯粒。该产物可帮忙芯片架构师、硬件设计师、固件工程师、验证团队及文档团队降服繁杂性,满意及时、高效的跨本能机能团队沟通需求。它经由过程同一的规范及编译流程降低了尺度过时的危害,从而天生切确的设计。 最新版的 Magillem Registers 以颠末硅验证的 Magillem 5 及 CSRCompiler 技能为基础,旨于经由过程提供集成的单一数据源基础架构来规范、记载、实现及验证 SoC 地址映照,从而简化及优化事情流程。这类要领经由过程促成高效 IP 重用及确保相干设计团队的一致性来提高出产率。依附跨越1,000 项语义及语法查抄,Magillem Registers可确保高质量输出,验证第三方 IP、内部 IP 及总体体系集成,从而显著降低芯片流片掉败的危害。此外,与手动解决方案比拟,智能主动化功效可将 HSI 开发时间削减 35%,使开发团队可以或许自傲地应答紧急的项目刻日。 最新版的本 Magillem Registers 于机能、容量、尺度撑持及易用性方面带来了显著晋升。与 Magillem 5 比拟,它的机能晋升高达 3 倍,可于几分钟内编译数百万个寄放器,同时主动天生可综合的寄放器RTL 。它撑持的设计范围增长了 5 倍,可以从小型设计无缝扩大到包罗数百万个节制寄放器的超年夜型多芯片设计。 Magillem Registers广泛撑持行业尺度,包括新增对于 IEEE 1685-2022 (IP-XACT) 及 SystemRDL 2.0 的撑持,同时兼容以前的版本。这加强了IP的重用性,扩展了与第三方 IP 供给商的兼容性,优化了 SoC 集成。易用性的加强进一步提高了团队的事情效率,提供了一个快速、高度迭代的设计情况,包括简化输入、直不雅的文档导航、可定制的事情流程等功效,并经由过程进步前辈的主动化消弭了反复性的耗时且易堕落的手动使命。Magillem Registers 以卓着的效率及可扩大性满意了现代设计情况日趋增加的需求。 “因为70%以上的芯片需要版本迭代,对于SoC团队来讲,有用解决软硬件集成问题已经经是一个相称年夜的挑战,尤其是跟着AI逻辑注入所带来的繁杂性及芯片范围的增加。”Arteris总裁兼首席履行官K. Charles Janac暗示,“开发AI SoC 及 FPGA 成本昂扬又耗时,是以主动化效率对于成本节制至关主要,咱们最新发布的 Magillem Registers 可确保 SoC 工程出产率最年夜化,并显著降低项目危害。” Arteris的SoC集成主动化产物,包括Magillem Registers,旨于经由过程主动化应答繁杂性,开释团队出产力,加速高质量芯粒及SoC设计流程。

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