2026-01-09
图一 体系架构框图 如图一所示，体系架构经由过程“低内聚，高耦合”的设计思惟，经由过程模块化的设计方式，完成为了如下事情。 1. 经由过程I²C对于OV5640摄像头举行分辩率，输出格局等配置。 2. 双目图象数据举行三级帧缓存，FIFO——DMA——DDR。 3. 客制化低延迟ISP（开发者按照场景需求插手） 4. VTC驱动HDMI输出显示 2. 体系步伐开发 2.1 DR1固件架构设计 GUI设计界面，类Blockdesign设计方式，经由过程AXI总线，毗连DR1的ARM核与定制化外设，包括以太网，RAM模块，PL DMA及VTC。 
图二 FPGA底层架构框图 2.2 双目视觉处置惩罚流水线 2.2.1 传感器配置层 为实现高效的传感器配置，本体系采用混淆式I²C配置引擎，经由过程PL端硬件I²C节制器实现传感器参数的动态加载。与纯软件方案比拟，该硬件加快的配置速率晋升了8倍，显著降低了配置延迟。 
该配置引擎撑持多分辩率与高帧率动态切换，顺应差别运用场景需求。 2.2.2 数据收罗管道 体系构建了三级缓存系统，确保数据处置惩罚的高效性及及时性： 像素级缓存：采用双时钟FIFO（写时钟74.25MHz，读时钟100MHz），实现数据的不变缓存及传输。 行缓冲：利用BRAM的乒乓布局（每一行1920像素×16bit），削减数据延迟。 帧缓存：经由过程DDR3-1066 1GB内存撑持四帧轮回存储，确保图象的连续流利展示。 
2.2.3. 异构计较调理 体系经由过程AXI-DMA（Direct Memory Access）实现零拷贝数据传输，优化内存及外设间的数据互换： 写通道：PL→DDR，采用突发长度12八、位宽128bit的高速数据传输 读通道：DDR→HDMI，共同动态带宽分配（QoS等级可调），确保差别带宽需求的动态适配 2.2.4 VTC显示引擎深度优化 PL DMA输出显示优化 显示时序的优化对于高质量图象输出至关主要。经由过程VTC（Video Timing Controller），本体系可以或许实现多模式自顺应输出。 axi_hdmi_tx#( .ID(0), .CR_CB_N(0), .DEVICE_TYPE(17),// 17 for DR1M .INTERFACE("16_BIT"), .OUT_CLK_POLARITY (0)) axi_hdmi_tx_inst ( .hdmi_clk (pll_clk_150),//.hdmi_clk (clk1_out), .hdmi_out_clk (hdmi_clk ), .hdmi_16_hsync (hdmi_hs ), .hdmi_16_vsync (hdmi_vs ), .hdmi_16_data_e (hdmi_de), .hdmi_16_data (/*hdmi_data*/),// .hdmi_16_data (hdmi_data ), .hdmi_16_es_data (hdmi_data), .hdmi_24_hsync (), .hdmi_24_vsync (), .hdmi_24_data_e (), .hdmi_24_data (/*{r_data,g_data,b_data}*/), .hdmi_36_hsync (), .hdmi_36_vsync (), .hdmi_36_data_e (), .hdmi_36_data (), .vdma_clk (pll_clk_150 ), .vdma_end_of_frame (dma_m_axis_last ), .vdma_valid (dma_m_axis_valid ), .vdma_data (dma_m_axis_data ), .vdma_ready (dma_m_axis_ready), .s_axi_aclk (S_AXI_ACLK ), .s_axi_aresetn (S_AXI_ARESETN ), .s_axi_awvalid (axi_ds5_ds5_awvalid ), .s_axi_awaddr (axi_ds5_ds5_awaddr ), .s_axi_awprot (axi_ds5_ds5_awprot ), .s_axi_awready (axi_ds5_ds5_awready ), .s_axi_wvalid (axi_ds5_ds5_wvalid ), .s_axi_wdata (axi_ds5_ds5_wdata ), .s_axi_wstrb (axi_ds5_ds5_wstrb ), .s_axi_wready (axi_ds5_ds5_wready ), .s_axi_bvalid (axi_ds5_ds5_bvalid ), .s_axi_bresp (axi_ds5_ds5_bresp ), .s_axi_bready (axi_ds5_ds5_bready ), .s_axi_arvalid (axi_ds5_ds5_arvalid ), .s_axi_araddr (axi_ds5_ds5_araddr ), .s_axi_arprot (axi_ds5_ds5_arprot ), .s_axi_arready (axi_ds5_ds5_arready ), .s_axi_rvalid (axi_ds5_ds5_rvalid ), .s_axi_rresp (axi_ds5_ds5_rresp ), .s_axi_rdata (axi_ds5_ds5_rdata ), .s_axi_rready (axi_ds5_ds5_rready)); 动态时序天生器 经由过程PL-PLL动态调解像素时钟，确保显示无卡顿、无闪耀，偏差节制于 10ppm内。 
3. 硬件毗连与测试 硬件毗连 米尔的安路飞龙板卡采用2 X 50 PIN 毗连器设计，可矫捷插拔多种子卡，共同子卡套件，可扩大成多种形态，多种运用弄法。 
图三 利用模组、底板、子卡及线缆搭建硬件体系（利用米尔基在安路飞龙DR1M90开发板） 显示测试 实测双目显示清楚，无卡帧，闪屏。 
图四 输出显示效果 体系集成 于FPGA硬件描写文件的基础上，进一步于Linux下实现双摄，为繁杂体系调理运用摊平门路。 内核加载5640驱动下经由过程dma搬运ddr数据，于运用层中经由过程v4l2框架显示到HDMI上，完备数据流以下： FPGADDR→AXI-DMA节制器→LinuxDMA引擎→内核dma_buf→V4L2vb2行列步队→妹妹ap用户空间→运用处置惩罚 三路DMA装备树HDMI、camera一、camera2代码片断： //hdmi soft_adi_dma0: dma@80400000{ compatible ="adi,axi-dmac-1.00.a"; reg = 0x00x804000000x00x10000 interrupts = GIC_SPI 83 IRQ_TYPE_LEVEL_HIGH clocks = axi_dma_clk #dma-cells = 1 status ="okay"; adi,channels {#size-cells = 0 #address-cells = 1 dma-channel@0{ reg = 0 adi,source-bus-width = 32 adi,source-bus-type = 0 adi,destination-bus-width = 64 adi,destination-bus-type = 1 };};// cam1 mipi_adi_dma0: dma@80300000{ compatible ="adi,axi-dmac-1.00.a"; reg = 0x00x803000000x00x10000 interrupts = GIC_SPI 82 IRQ_TYPE_LEVEL_HIGH clocks = axi_dma_clk #dma-cells = 1 status ="okay"; adi,channels {#size-cells = 0 #address-cells = 1 dma-channel@0{ reg = 0 adi,source-bus-width = 128 adi,source-bus-type = 1 adi,destination-bus-width = 64 adi,destination-bus-type = 0 };};//cam2 mipi_adi_dma1: dma@80700000{ compatible ="adi,axi-dmac-1.00.a"; reg = 0x00x807000000x00x10000 interrupts = GIC_SPI 86 IRQ_TYPE_LEVEL_HIGH clocks = axi_dma_clk #dma-cells = 1 status ="okay"; adi,channels {#size-cells = 0 #address-cells = 1 dma-channel@0{ reg = 0 adi,source-bus-width = 128 adi,source-bus-type = 1 adi,destination-bus-width = 32 adi,destination-bus-type = 0 };}; 双路i2cOV5640装备树配置代码片断 camera@3c{ compatible ="ovti,ov5640"; pinctrl-names ="default"; // pinctrl-0 = pinctrl_ov5640 reg = 0x3c clocks = ov5640_clk clock-names ="xclk"; // DOVDD-supply = vgen4_reg /* 1.8v */ // AVDD-supply = vgen3_reg /* 2.8v */ // DVDD-supply = vgen2_reg /* 1.5v */ powerdown-gpios = portc 8 GPIO_ACTIVE_HIGH reset-gpios = portc 7 GPIO_ACTIVE_LOW port { /* Parallel bus endpoint */ ov5640_out_0: endpoint { remote-endpoint = vcap_ov5640_in_0 bus-width = 8 data-shift = 2 /* lines 9:2 are used */ hsync-active = 0 vsync-active = 0 pclk-sample = 1 }; }; }; 机能测试 机能实测数据。 
4. 场景化运用扩大 该方案可广泛运用在如下范畴： 智能驾驶：前视ADAS体系，包罗车道辨认及碰撞预警 工业检测：高速AOI（主动光学检测）流水线，晋升检测精度及效率 医疗影像：内窥镜及时加强显示，撑持多视角成像 呆板人导航：SLAM（同步定位与舆图构建）点云加快处置惩罚，晋升呆板人自立导航能力 经由过程安路TD 2024.10开发套件，开发者可以或许快速移植及定制化开发，详细包括： 利用GUI图形化设计约束东西，简化硬件开发历程 挪用预置的接口与处置惩罚器IP，加快产物开发上市时间，专注运用及算法的处置惩罚 举行动态功耗阐发（DPA）与仿真，确保体系的不变性与高效性 0. One More Thing… 这里，回到咱们原点，回到咱们开发设计国产 FPGA SOC的初志 ，芯片也好，模组也好，都只是最先，不管是FPGA，SOC，或者者SOM，**都是为了以更快，更好，均衡成本，体积，开发周期，开举事度，职员配置等等综合因素，做出的面向解决问题的选择，终极成果是降低成本及产物力的均衡。**安路飞龙系列的问世，让咱们很惊喜瞥见国产SOC FPGA的突起，但愿及业界开发者一路开发构开国产SOC FPGA生态，**以是选择将系列教程以常识库全数开源，配合无穷前进！** 
米尔电子可能只是此中很是很是小的一个数据集，但会极力撬动更年夜孝敬。 欲知详情，请下载word文档 
下载文档 LED驱动电源的输入包括高压工频交流(即市电)、低压直流、高压直流、低压高频交流(如电子变压器的输出)等。
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